[반도체 뉴스] 어드밴스드 패키지 요소기술 & 하이브리드 본딩 테크

 

 

 

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적층(積層)의 시대입니다.

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누가 더 높이, 더 효율적으로 반도체 칩을 쌓아 올리느냐의 경쟁이

전세계 반도체 업계 화두입니다.

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HBM(고대역폭메모리)은 8단을 넘어 이제 12단, 16단을 향해 가고 있습니다.

이런 추세라면 수년 내 20단을 넘어서는 제품도 곧 등장할 기세입니다. 비단 HBM 뿐일까요?

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패키징 기술도 2D에서 2.5D, 3D로 진화의 속도가 빨라지고 있습니다. 이 또한 적층입니다.

소자 쪽에서도 낸드플래시가 300단 시대로 넘어가고 있습니다. D램도 예외는 아닙니다.

삼성전자와 마이크론 등이 3D D램 기술 개발에 박차를 가하고 있습니다.

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적층의 시대는 패키징 요소기술의 진화를 부르고 있습니다.

건물로 비유하자면 고층 아파트를 짓는 겁니다.

그러나 무한정 높게 쌓는 것이 능사는 아닙니다.

각각의 층을 최대한 얇게 만들어야 하고,

층과 층이 제대로 붙을 수 있도록 잘 갈아내야 합니다.

고층 사이에서 데이터가 잘 오르내릴 수 있는 통로도 잘 뚫어야 합니다.

또한 층과 층을 잘 붙이는 것도 중요합니다.

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요약하자면, 반도체 적층의 시대는 누가 ‘칩(웨이퍼)을 잘 갈아내고,

잘 뚫고, 잘 붙이느냐’의 싸움입니다.

갈아내고, 뚫고, 붙이는 요소 기술이 패키징의 승부처입니다.

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개별 칩 다이 두께를 줄이는 기술은 백그라인딩((Back Grinding) 입니다.

칩과 칩을 잘 붙이려면 평탄화해주는 공정은

CMP(chemical mechanical polishing ; 화학기계적연마) 입니다.

이 두 가지는 반도체 적층을 위한 필수 요소 기술로 갈수록 중시되고 있습니다.

통로를 잘 뚫는 건 TSV(through Silicon Via ; 실리콘관통전극) 공정입니다.

HBM의 고성능화를 가능케 한 기술이자 어드밴스드 패키징을 위한 핵심 기술로 꼽힙니다.

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차세대 패키징을 위한 요소 기술은 이것 말고도 더 있습니다.

바로 후면전력공급(BSPDN ; Back Side Power Delivery Network) 기술입니다.

그간 반도체 제작에서 사용되지 않았던 웨이퍼 후면부에 전력배선을 넣는 기술로

두께 및 면적 축소는 물론 효율도 높일 수 있습니다.

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이 기술은 올해 하반기부터 본격적으로 양산에 적용될 예정입니다.

인텔은 올 하반기 BSPDN 기술의 일종인 파워비아를 2나노 공정에 적용할 예정입니다.

TSMC도 내년 양산에 적용할 계획입니다.

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적층 시대의 또 다른 핵심 요소기술은 ‘본딩’(Bonding) 입니다.

칩과 칩, 칩 다이와 기판을 보다 가깝게 붙이면서도,

더 많은 데이터 입출력(I/O)이 가능케 하느냐가 본딩의 핵심입니다.

무엇보다 칩을 더 높이 쌓아올릴수록 칩간 간격을 더 줄이기 위해서는

더 진화된 본딩기술이 필요해지는 추세입니다.

현재 HBM 적층에 사용되는 솔더 범프 방식인데

이보다 진일보한 ‘구리 기둥 범프’ 기술,

나아가 ‘하이브리드 본딩’이 궁극의 본딩기술로 주목받고 있습니다.

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하이브리드 본딩은 지금처럼 범프를 만들지 않고

구리(Cu)와 구리를 바로 맞닿게 만드는 기술입니다.

Cu to Cu 본딩, 다이렉트 본딩으로도 불립니다.

삼성전자 TSMC 등이 수년 내에 양산에 적용하기 위해 준비 중인 기술입니다.

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